20.   USART

20.1   Features

• Gegensprechen, d.h. unabhängiges Senden und Empfangen
• Asynchroner und synchroner Betrieb
• Synchroner Betrieb als Master oder Slave
• Baudraten-Generator mit hoher Auflösung
• Unterstützt serielle Rahmen mit 5, 6, 7, 8, oder 9 Datenbits und 1 oder 2 Stoppbits
• Erzeugen von geraden und ungeraden Paritätsbits und Paritätsprüfung durch die Hardware
• Datenüberlauf-Erkennung
• Rahmenfehler-Erkennung
• Störungsfilter mit Erkennung falscher Startbits und digitaler Tiefpassfilter
• Drei separate Interrupts bei Senden fertig, Senderegister leer und Empfangsdaten vorhanden
• Multiprozessor-Kommunikationsmodus
• Asynchroner Modus mit doppelter Geschwindigkeit

20.2   Übersicht

Der universelle synchrone und asynchrone serielle Empfänger und Sender (USART) ist ein hochflexibler serieller Baustein.

Der USART0 kann auch als SPI-Master verwendet werden, siehe gesondertes Kapitel. Das Bit PRUSART0 im Leistungsreduktionsregister PRR muss gelöscht sein, um den USART zu nutzen.

Das Bild 20-1 zeigt das vereinfachte Blockschaltbild des USART. I/O-Register und I/O-Pins, auf die die CPU zugreifen kann, sind fett dargestellt.

Die gestrichelten Kästen im Blockschaltbild zeigen die drei separaten Hauptbestandteile des USART: Taktgenerator, Sendeeinheit und Empfangseinheit. Die Kontrollregister werden von allen drei Teilen genutzt. Die Logik des Taktgenerators besteht aus einer Synchronisationslogik, für den externen Takteingang, der im synchronen Slavemodus verwendet wird, und dem Baudratengenerator. Das XCK-Pin (Transfer-Takt) wird nur im synchronen Übertragungsmodus verwendet. Der Sender besteht aus einem einfachen Schreibpuffer, dem seriellen Schieberegister, dem Paritätsgenerator und einer Kontrolllogik zum Handhaben der verschiedenen Rahmenformate. Der Schreibpuffer erlaubt einen kontinuierlichen Datentransfer ohne Verzögerung zwischen den Datenrahmen. Der Empfänger ist der komplexeste Teil des USART mit seinen Takt- und Datenwiederherstellungs-Einheiten. Die Wiederherstellungseinheiten werden beim asynchronen Datenempfang benutzt. Zusätzlich zu den Wiederherstellungseinheiten besteht der Empfänger aus einem Paritätsprüfer, der Kontrolllogik, einem Schieberegister und einem zweifachen Empfangspuffer (UDR). Der Empfänger unterstützt die gleichen Rahmenformate wie der Sender und kann Rahmenfehler, Datenüberläufe und Paritätsfehler erkennen.

Bild 20-1: Blockschaltbild USART

Hinweis:

1. Siehe Bild 1-1 und Tabelle 14-9 für die Platzierung der Anschlüsse

20.3   Takterzeugung

Die Takterzeugungslogik generiert den Basistakt für den Sender und Empfänger. Der USART unterstützt vier Taktmodi: den normalen asynchronen Modus, den asynchronen Modus mit doppelter Geschwindigkeit, den synchronen Mastermodus und den synchronen Slavemodus. Das UMSELn-Bit im USART-Steuerregister C (UCSRC) wählt zwischen dem asynchronen und dem synchronen Modus aus. Die doppelte Geschwindigkeit (nur asynchron) kann mit dem U2X-Bit im UCSRnA-Register ausgewählt werden. Wenn ein synchroner Modus (UMSEL = 1) benutzt wird, kontrolliert das Datenrichtungsregister für das XCK-Pin (DDR_XCK) ob die Taktquelle intern (Mastermodus) oder extern (Slavemodus) ist. Das XCK-Pin ist nur in den synchronen Modi aktiv. Das nachfolgende Bild zeigt das Blockdiagramm der Takterzeugungslogik.

Bild 20-2: Blockschaltbild Takterzeugung

Beschreibung der Signale:

20.3.1   Interner Takt

Die interne Takterzeugung wird für die asynchronen und den synchronen Mastermodus verwendet. Die Beschreibung bezieht sich auf das Bild zuvor.

Das USART-Baudratenregister (UBRR) und der Rückwärtszähler arbeiten zusammen als programmierbarer Vorteiler bzw. als Baudratengenerator. Der Rückwärtszähler, der mit dem Systemtakt (fosc) getaktet wird, wird jedes Mal wenn der Zähler bei Null angelangt ist oder das UBRR beschrieben wird, mit dem Wert aus dem UBRR geladen. Ein Takt wird jedes Mal erzeugt, wenn der Zähler bei Null angelangt. Dieser Takt ist der Baudratengenerator-Ausgangstakt (= fosc/(UBRR+1)). Der Sender teilt den Baudraten-generator-Ausgangstakt durch 2, 8 oder 16, abhängig vom Modus. Der Baudraten-generatorausgang wird direkt vom Empfängertakt und den Datenwiederherstellungseinheiten verwendet. Die Wiederherstellungseinheiten verwenden eine Takterzeugung die 2, 8, oder 16 Zustände benutzt, unabhängig von dem Modus, der durch die UMSEL, U2X und DDR_XCK-Bits eingestellt ist.

Einige Beispiele für UBRR-Werte und Frequenzen des Systemtaktes sind in Tabellen unten abgebildet.

20.3.2   Doppelte Geschwindigkeit

Die Datentransferrate kann verdoppelt werden, wenn das U2X-Bit im UCSRA gesetzt wird. Das Setzen dieses Bits wirkt sich nur im asynchronen Modus aus. Wenn ein synchroner Modus verwendet wird, sollte das Bit gelöscht bleiben.

Das Setzen des Bits reduziert den Divisor des Baudratenteilers von 16 auf 8, was einer Verdopplung der Transferrate für die asynchrone Kommunikation entspricht. Man beachte, dass der Empfänger in diesem Fall nur die halbe Anzahl von Abtastungen (8 statt 16) bei der Datenerfassung und Taktwiederherstellung verwendet wird und daher genauere Baudrateneinstellungen und Systemtakte erforderlich sind, wenn dieser Modus verwendet wird. Für den Sender gibt es keine Beeinträchtigungen.

20.3.3   Externer Takt

Die externe Taktung wird im synchronen Slavemodus verwendet. Die Beschreibung bezieht sich auf das Abbild zuvor.

Der externe Takt vom XCK-Pin wird durch ein Synchronisationsregister abgetastet. Der Ausgang des Synchronisationsregisters muss durch einen Flankenerkenner bevor er für den Sender und Empfänger verwendet werden kann. Dieser Vorgang leitet eine Verzögerung von zwei CPU-Takten ein, daher ist die maximale externe Taktfrequenz von XCK begrenzt auf:

20.3.4   Synchrone Taktung

Wenn ein synchroner Modus ausgewählt wurde (USEL=1), dann wird der XCK-Pin entweder als Takteingang (Slave) oder als Taktausgang verwendet. Der Zusammenhang zwischen den Taktflanken, den Datenabtasten oder Datenänderungen ist der gleiche. Das grundsätzliche Prinzip ist, dass der Dateneingang (RxD) mit der gegenüberliegenden Flanke des XCK-Taktes abgetastet wird als bei der Flanke, zu dem der Datenausgang (TxD) wechselt.

Bild 20-3: Zeitdiagramm synchroner Takt

Das UCPOL-Bit im UCRSC-Register legt fest, welche XCK-Taktflanke für das Abtasten der Daten verwendet wird und welche für den Datenwechsel. Wie in obiger Abbildung zu sehen werden die Daten bei UCPOL=0 mit der steigenden Flanke von XCK gewechselt und mit der fallenden Flanke abgetastet. Bei UCPOL = 1 werden die Daten mit der fallenden Flanke gewechselt und mit der steigenden Flanke abgetastet.

20.4. Rahmenformate

Ein serieller Rahmen ist definiert als ein Zeichen mit Daten mit Synchronisationsbits (Start- und Stoppbits) und einem optionalen Paritätsbit für die Fehlererkennung. Die USART akzeptiert alle 30 Kombinationen aus dem Folgenden als gültige Rahmenformate:

• 1 Startbit
• 5, 6, 7, 8 oder 9 Datenbits
• kein, gerades oder ungerades Paritätsbit
• 1 oder 2 Stoppbits

Ein Rahmen beginnt mit dem Startbit, gefolgt von dem LSB-Datenbit. Anschließend folgen die anderen bis zu insgesamt neun Datenbits, mit dem MSB endend. Wenn freigegeben wird ein Paritätsbit nach den Datenbits eingefügt, bevor dann die Stoppbits folgen. Wenn ein vollständiger Rahmen übertragen wurde kann direkt ein weiterer Rahmen folgen oder die Kommunikationsverbindung kann in einen idle (High) Zustand gesetzt werden. Das nachfolgende Bild zeigt die möglichen Rahmenformate, die Bits in Klammern sind optional.

Bild 20-4: Rahmenformate

Das Rahmenformat, das die USART verwendet, wird durch die Bits UCSZ2 bis UCSZ0, UPM1 bis UPM0 und das USBS-Bit in den Registern UCSRB und UCSRC eingestellt. Der Empfänger und der Sender verwenden die gleichen Einstellungen. Zu beachten ist, dass ein Verändern dieser Bits alle laufenden Übertragungen des Senders und Empfängers unbrauchbar macht.

Die Bits UCSZ2 bis UCSZ0 legen die Anzahl der Datenbits im Rahmen fest. Die Bits UPM1 bis UPM0 geben das Paritätsbit und dessen Art frei. Die Auswahl zwischen einem oder zwei Stoppbits erfolgt mit dem Bit USBS. Der Empfänger ignoriert ein zweites Stoppbit. Ein Rahmenfehler wird daher nur in den Fällen erkannt, in denen das erste Stoppbit Null ist.

20.4.1   Paritätsbit-Berechnung

Wenn benutzt liegt das Paritätsbit stets zwischen dem letzten Datenbit (MSB) und dem ersten Stoppbit.

20.5   Initialisierung

Die USART muss initialisiert werden, bevor irgendeine Datenübertragung stattfinden kann. Die Initialisierungssequenz besteht normalerweise aus dem Einstellen des Baudratengenerators, dem Einstellen des Rahmenformates und der Freigabe des Senders und Empfängers abhängig davon, welcher benötigt wird. Bei interruptgetriebener USART-Arbeitsweise muss das globale Interruptflag während der Initialisierung des USART gelöscht (und damit alle Interupts gesperrt) sein.

Bevor eine erneute Initialisierung mit Verändern der Baudrate oder des Rahmenformates vorgenommen wird, muss man sich vergewissern, dass keine Übertragung läuft, während die Register geändert werden. Das TXC-Flag kann genutzt werden, um zu prüfen, ob der Sender alle Übertragungen abgeschlossen hat und das RXD-Flag kann verwendet werden, um zu prüfen, ob keine ungelesenen Daten im Empfangspuffer liegen. Man beachte, dass das TXC-Flag vor jeder Übertragung (also bevor in das UDR geschrieben wird) gelöscht werden muss, wenn es in diesem Sinne verwendet werden soll.

Das folgende einfache Beispiel zur Initialisierung des USART ist in Assembler und C identisch. Die Beispiele setzen voraus, dass mit einem Polling und nicht mit Interrupts gearbeitet wird und ein festes Rahmenformat verwendet wird. Die Baudrate wird als Parameter der Funktion übergeben. Im Assemblercode wird angenommen, dass der Baudraten-Parameter in den Registern R25:R24 abgelegt ist. Wenn die Funktion in das UCSRC-Register schreibt, muss das URSEL-Bit (MSB) gesetzt sein, da sich UBRRH und UCSRC eine I/O-Speicherzelle teilen.

USART_Init:
	; Baudrate setzen
	sts	UBRR0H,r25
	sts	UBRR0L,r24
	; Sender und Empfänger freigeben
	ldi	r24,1<<RXEN0 | 1<<TXEN0
	sts	UCSR0B,r24
	; Rahmenformat setzen: 8 Datenbits, 2 Stoppbits, keine Parität
	ldi	r24,1<<USBS0 | 3<<UCSZ00
	sts	UCSR0C,r24
	ret

#define F_CPU 1843200	// Taktfrequenz, kann auch vom Makefile kommen
#define BAUD 9600
void main(void) {
  ...
  /* Dieser Ausdruck rundet korrekt und generiert eine Konstante */
  USART_Init((unsigned)(F_CPU/16.0/BAUD-0.5));
  ...
}
void USART_Init(unsigned ubrr) {
  /* Baudrate setzen */
  UBRR0 = ubrr;
  /* Sender und Empfänger freigeben */
  UCSR0B = (1<<RXEN0)|(1<<TXEN0);
  /* Rahmenformat setzen: 8 Datenbits, 2 Stoppbits, keine Parität */
  UCSR0C = (1<<USBS0)|(3<<UCSZ00);
}

Weiter fortgeschrittene Initialisierungsroutinen können so ausgelegt sein, dass auch das Rahmenformat als Parameter übergeben wird und die Interrupts automatisch gesperrt und freigegeben werden usw. Viele Applikationen verwenden allerdings feste Einstellungen für die Baudrate und die Kontrollregister, so das für diese Arten von Applikation das Beispiel direkt in das Programm übernommen werden kann.

20.6   Daten senden

Der Sender der USART wird durch Setzen des Bits Transmit Enable (TXEN) im UCSRB-Register freigegeben. Wenn der Sender freigegeben ist, wird die normale Portfunktion des TxD-Pins durch die USART überschrieben und hat die Funktion als Ausgang des seriellen Senders. Die Baudrate, der Operationsmodus und das Rahmenformat müssen zunächst eingestellt werden, bevor eine Übertragung stattfinden kann. Wenn die synchrone Arbeitsweise verwendet wird, wird der Takt am XCK Pin als Sendetakt verwendet.

20.6.1   5-8 Datenbits

Eine Übertragung wird dadurch gestartet, indem der Sendepuffer mit den zu sendenden Daten geladen wird. Die CPU lädt den Sendebuffer, indem UDR beschrieben wird. Die gepufferten Daten im Sendepuffer werden in das Schieberegister transportiert, wenn das Schieberegister zum Senden eines neuen Rahmens bereit ist. Das Schieberegister wird geladen, wenn es im Idle-Zustand ist (d.h. keine laufende Übertragung) oder unmittelbar nachdem das letzte Stoppbit vom vorherigen Rahmen übertragen wurde. Wenn das Schieberegister mit neuen Daten geladen wird, wird ein kompletter Rahmen mit einer Rate, die durch das Baudratenregister, das U2X-Bit oder den XCK-Takt abhängig vom Betriebsmodus vorgegeben wird, übertragen.

Das folgende Programmbeispiel zeigt eine einfache USART-Sendefunktion, die auf dem Pollen des Flags „Datenregister leer“ UDRE basiert. Wenn Rahmen mit weniger als 8 Datenbits verwendet werden, werden die MSB, die ins UDR geschrieben wurden, ignoriert. Die USART muss initialisiert werden, bevor die Funktion genutzt werden kann. Im Assemblercode wird vorausgesetzt, dass die zu sendenden Daten im Register R24 stehen.

USART_Transmit:
	; Warte bis Sendepuffer frei
	lds	r25, UCSR0A
	sbrs	r25, UDRE0
	 rjmp	USART_Transmit
	; Put data (r24) into buffer, sends the data
	sts	UDR0,r24
	ret

void USART_Transmit(unsigned char data) {
  /* Warte bis Sendepuffer frei */
  while ( !( UCSRnA & (1<<UDREn)) ) ;
  /* Put data into buffer, sends the data */
  UDR0 = data;
}

Die Funktion wartet, bis der Sendepuffer leer ist, indem es das UDRE-Flag abfragt, bevor er mit den neuen zu sendenden Daten geladen wird. Wenn der entsprechende Interrupt verwendet wird, schreibt die Interruptroutine die Daten in den Sendepuffer.

20.6.2   9 Datenbits

Wenn 9-Bit Zeichen verwendet werden (UCSZ = 7), wird das neunte Bit in das TXB8-Bit im UCSRB Register geschrieben, bevor das Low-Byte des Zeichens in UDR geschrieben wird. Das folgende Programmbeispiel zeigt die Funktion für das Senden eine 9-Bit-Zeichens. Im Assemblerbeispiel wird vorausgesetzt, dass die zu sendenden Daten in den Registern R25 und R24 stehen.

USART_Transmit:
	bst	r25,0		;Datenbit 8 nach T retten
	; Warte bis Sendepuffer frei (ohne ein weiteres Register zu verwenden)
0:	lds	r25,UCSR0A
	sbrs	r25,UDRE0
	 rjmp	0b		;0b = gcc-Sprung zu lokalem Ziel: Zurück (back)
; Kopiere neuntes Datenbit nach TXB8
	lds	r25,UCSR0B
	bld	r25,TXB8	;hier T einsetzen
	sts	UCSR0B,r25
; Low-Teil in Puffer einsetzen und damit 9 Bit Daten senden
	sts	UDR0,r24
	ret

void USART_Transmit(int data) {
  /* Warte bis Sendepuffer frei */
  while ( !( UCSR0A & (1<<UDRE0))) );
  /* Kopiere neuntes Datenbit nach TXB8 */
  UCSR0B = UCSR0B&~1 | data>>8&1;
  /* Low-Teil in Puffer einsetzen und damit 9 Bit Daten senden */
  UDR0 = (unsigned char)data;
}

Das neunte Bit kann dazu verwendet werden, um ein Adressframe bei der Multiprozessor-Kommunikation zu kennzeichnen oder für andere Protokollaufgaben wie z.B. zur Synchronisation.

20.6.3   Sendeflags und Interrupts

Das Data Register Empty Flag (UDRE) signalisiert, dass der Sendebuffer zur Aufnahmen neuer Daten bereit ist. Dieses Bit wird gesetzt, wenn der Sendebuffer leer ist und wird gelöscht, wenn der Sendebuffer zu sendende Daten enthält, die noch nicht in das Schieberegister übernommen wurden. Um die Kompatibilität zu zukünftigen Bausteinen sicherzustellen, sollte das Bit immer auf Null gesetzt werden, wenn in das UCSRA Register geschrieben wird.

Wenn das Data Register Empty Interrupt Enable (UDRIE) Bit im UCSRB Register auf 1 gesetzt wird, wird der entsprechende Interrupt so lange ausgeführt wie das UDRE Flag gesetzt ist, vorausgesetzt, dass die Interrupts global freigegeben sind. Das UDRE Falg wird gelöscht, indem in das UDR geschrieben wird. Wenn eine Interruptgesteuerte Datenübertragung verwendet wird, muss die Interrupt Routine entweder ein neues Datum in das UDR schreiben um das UDRE Flag zu löschen oder den Data Register Empty Interrupt sperren, da sonst ein neuer Interrupt ausgelöst wird, sobald die Interruptroutine beendet wurde.

Das Transmit Complete (TXC) Flag wird gesetzt, wenn ein vollständiger Frame aus dem Schieberegister des Senders übertragen wurde und keine weiteren Daten im Sendebuffer vorhanden sind. Das TXC Flag wird automatisch gelöscht, wenn der Transmit Complete Interrupt ausgeführt wird, oder indem einen 1 in das Bit geschrieben wird. Das TXC Bit ist hilfreich bei halb-duplex Schnittstellen (wie dem RS485 Standard), bei denen die sendende Einheit in den Empfangsmodus gehen muss um den Kommunikationsbus im Anschluss an eine erfolgte Übertragung freizugeben.

Wenn das Transmit Complete Interrupt Enable (TXCIE) Bit im UCSRB gesetzt ist, wird der USART Transmit Complete Interrupt ausgeführt, sobald das TXC Flag gesetzt wird, vorausgesetzt, die Interrupts sind global freigegeben. Wenn der Interrupt verwendet wird, muss die Interruptroutine des TXC Falg nicht extra löschen, da dies automatisch geschieht, wenn die Interruptroutine ausgeführt wird.

20.6.4   Paritätsgenerator

20.6.5   Deaktivierung des Senders

20.7   Daten empfangen

20.7.1   5-8 Datenbits

USART_Receive:
	; Wait for data to be received
	lds	r16,UCSR0A
	sbrs	r16,UDRE0
	 rjmp	USART_Receive
	; Get and return received data from buffer
	lds	r16,UDR0
	ret

unsigned char USART_Receive(void) {
  /* Wait for data to be received */
  while (!(UCSR0A & (1<<RXC0)));
  /* Get and return received data from buffer */
  return UDR0;
}

20.7.2   9 Datenbits

USART_Receive:
	; Wait for data to be received
	lds	r16,UCSR0A
	sbrs	r16,RXC0
	 rjmp	USART_Receive
	; Get status and 9th bit, then data from buffer
	lds	r18,UCSR0A
	lds	r17,UCSR0B
	lds	r16,UDR0
	; If error, return -1
	andi	r18,(1<<FE0)|(1<<DOR0)|(1<<UPE0)
	breq	USART_ReceiveNoError
	ldi	r17, HIGH(-1)
	ldi	r16, LOW(-1)
USART_ReceiveNoError:
	; Filter the 9th bit, then return
	lsr	r17
	andi	r17,0x01
	ret

unsigned int USART_Receive(void) {
  unsigned char status,resh,resl;
  /* Wait for data to be received */
  while (!(UCSR0A & (1<<RXC0)));
  /* Get status and 9th bit, then data from buffer */
  status = UCSR0A;
  resh = UCSR0B;
  resl = UDR0;
  /* If error, return -1 */
  if (status & (1<<FEn)|(1<<DORn)|(1<<UPEn))  return -1;
  /* Filter the 9th bit, then return */
  resh = (resh >> 1) & 0x01;
  return ((resh << 8) | resl);
}

20.7.3   Empfangs-komplett-Flag und Interrupt

20.7.4   Empfangsfehler-Flags

20.7.5   Paritätsprüfer

20.7.6   Deaktivierung des Empfängers

20.7.7   Ausräumen des Empfangspuffers

USART_Flush:
	lds	r16,UCSR0A
	sbrs	r16,RXC0
	 ret
	lds	r16,UDR0
	rjmp	USART_Flush

void USART_Flush(void) {
  unsigned char dummy;
  while (UCSR0A & (1<<RXC0)) dummy=UDR0;
}

20.8   Asynchroner Datenempfang

20.8.1   Asynchrone Taktregenerierung

Bild 20-5: Startbit-Erfassung

20.8.2   Asynchrone Datenregenerierung

Bild 20-6: Daten- und Paritätsbit-Erfassung

Bild 20-7: Stoppbit- und Nächstes-Startbit-Erfassung

20.8.3   Asynchroner Arbeitsbereich

Die nachfolgenden Tabellen zeigen den maximalen Fehler des Baudrate des Empfängers, der toleriert werden kann. Man beachte, dass im normalen Modus größere Abweichungen der Baudrate toleriert werden.

20.9   Multiprozessor-Kommunikation

Wenn der Empfänger zum Empfangen von Rahmens mit 5 bis 8 Datenbits eingestellt ist, zeigt das erste Stoppbit an, ob der Rahmen Daten- oder Adressinformationen enthält. Wenn der Empfänger aus Rahmens mit 9 Datenbits eingestellt ist, so wird das neunte Bit (RXB8) verwendet, um Adress- und Dateninformationen zu unterscheiden. Wenn das Rahmen Type Bit (erstes Stoppbit bzw. neuntes Bit) auf 1 ist, enthält der Rahmen eine Adresse, wenn der Rahmen Type 0 ist, enthält der Rahmen Daten.

Der Multiprozessor Kommunikations Modus ermöglicht mehreren Slave MCUs Daten von der Master MCU zu empfangen. Dies ist möglich, da zuerst das Adressframe dekodiert wird, um zu ermitteln, welche MCU adressiert wurde. Wenn ein bestimmter Slave MCU addressiert wurde, wird der die folgenden Datenrahmens normal empfangen, während die anderen Slave MCUs diese ignorieren bis ein weiteres Adressframe empfangen wird.

20.9.1   Anwendung der Multiprozessor-Kommunikation

1. Alle Slaves in den Multiprozessor Modus setzen (MPCM im UCSRA auf 1)
   
   
2. Der Master MCU sendet ein Adressframe, das alle Slaves empfangen und lesen. In den Slave MCU wird das RXD Flag im OCSRC Register wie gewöhnlich gesetzt.
   
   
3. Jeder Slave liest das UDR Register und bestimmt, ob er angesprochen wurde. Wenn ja, so löscht er das MPCM Bit im PCSRA Register, wenn nein, so wartet er auf das nächste Adress Byte und behält die MPCM Einstellungen.
   
   
4. Die adressierte MCU empfängt alle Datenfarmes, bis ein neues Adressframe empfangen wird. Die anderen Slave MCUs, bei denen das MPCM Bit nach wie vor gesetzt ist, ignorieren die Datenfarmes.
   
   
5. Wenn das letzte Datenframe durch die adressierte MCU empfangen wurde, setzt auch die adressierte MCU das MPCM Bit wieder auf 1 und wartet auf das nächste Adressframe vom Master. Der Vorgang wiederholt sich dann ab Schritt 2.

20.10   Beispiele für die Baudraten Einstellung

20.11   Register-Beschreibung

20.11.1   UDRn — Bidirektionales Datenregister

Das USART Sender Daten Buffer Register und das Empfänger Daten Buffer Register teilen sich die gleiche I/O Speicherstelle, die mit USART Data Register oder UDR bezeichnet wird. Das Sender Data Buffer Register (TXB) ist das Ziel für Daten, die in das UDR geschrieben werden. Das Lesen des UDR Registers wird den Inhalt des Empfänger Daten Buffer Registers (RXB) zurückgeben. Bei 5, 6 oder 7 Bit Zeichen werden die oberen, ungenutzten Bits vom Sender ignoriert und vom Empfänger auf Null gesetzt.

Der Sendebuffer kann nur beschrieben werden, wenn das UDRE Flag im UCSRC Register gesetzt ist. Daten, die in das UDR geschrieben werden, wenn das UDRE Flag nicht gesetzt ist, werden durch den Sender ignoriert. Wenn Daten in den Senderbuffer geschrieben wurden und der Sender freigegeben ist, wird der Sender die Daten in das Schieberegister laden, sobald das Schieberegister leer ist. Dann werden die Daten seriell über den TxD Pin ausgesendet.

Der Empfängerbuffer besteht aus zwei FIFOs. Die FIFOs ändern ihren Status, wenn auf den Empfängerbuffer zugegriffen wird. Aufgrund dieses Verhaltens des Empfängerbuffers sollten keine Lesen-Ändern-Schreiben Befehle auf diese Speicherstelle angewendet werden. Man muss auch vorsichtig bei der Verwendung von Bit-Test Befehlen sein, da diese ebenfalls den Status des FIFO verändern.

20.11.2   UCSRnA — Kontroll- und Statusregister A

• Bit 7 – RXC: USART Receive Complete

• Bit 6 – TXC: USART Transmit Complete

• Bit 5 – UDRE: USART Data Register Empty

• Bit 4 – FE: Frame Error

• Bit 3 – DOR: Data OverRun

• Bit 2 – PE: Parity Error

• Bit 1 – U2X: Double the USART Transmission speed

• Bit 0 – MPCM: Multi-Prozessor Communication Mode

20.11.3   UCSRnB — Kontroll- und Statusregister B

• Bit 7 – RXCIE: USART RX Complete Interrupt Enable

• Bit 6 – TXCIE: TX Complete Interrupt Enable

• Bit 5 – UDRIE: USART Data Register Empty Interrupt Enable

• Bit 4 – RXEN: Receiver Enable

• Bit 3 – TXEN: Transmitter Enable

• Bit 2 – UCSZ2: Character Size 2

• Bit 1 – RXB8: Receive Data Bit 8

• Bit 0 – TXB8: Transmit Data Bit 8

20.11.4   UCSRnC — Kontroll- und Statusregister C

• Bit 6 – UMSEL: USART Mode Select

• Bit 5 und 4 – UPM1, UPM0: Parity Mode

• Bit 3 – USBS: Stop Bit Select

• Bit 2 und 1 – UCSZ1, UCSZ0: Character Size 1 und 0

• Bit 0 – UCPOL: Taktpolarität

Dieses Bit wird nur im synchronen Modus verwendet. Im asynchronen Modus muss das Bit mit einer Null beschrieben werden. Das UCPOL-Bit legt die Beziehung zwischen dem Wechsel der Ausgangsdaten und dem Abtasten der Eingangsdaten und dem synchronen Taktsignal (XCK) fest.

20.11.5   UBRRn — Baudraten-Register

Bit 15 bis 12 – Res: Reservierte Bits

• Bit 11 bis 0 – UBRR11 bis UBRR0: USART Baud Rate Register