| Signal im Schaltplan | Verständlicher Name | Kategorie | Anmerkungen |
|---|---|---|---|
| 1 | a0 | CPU | Adressbus |
| 2 | a1 | CPU | Adressbus |
| 3 | a2 | CPU | Adressbus |
| 4 | a3 | CPU | Adressbus |
| 5 | a4 | CPU | Adressbus |
| 6 | a5 | CPU | Adressbus |
| 7 | a6 | CPU | Adressbus |
| 8 | a7 | CPU | Adressbus |
| 9 | a8 | CPU | Adressbus |
| 10 | a9 | CPU | Adressbus |
| 11 | a10 | CPU | Adressbus |
| 12 | a11 | CPU | Adressbus |
| 13 | a12 | CPU | Adressbus |
| 14 | a13 | CPU | Adressbus |
| 15 | a14 | CPU | Adressbus |
| 16 | a15 | CPU | Adressbus |
| 17 | CPU | Steuerbus, von CPU, mit Brücke RB03 | |
| 18 | CPU | Steuerbus, von CPU | |
| 19 | CPU | Steuerbus, von CPU | |
| 20 | CPU | Steuerbus, von CPU | |
| 21 | CPU | Steuerbus, von CPU | |
| 22 | CPU | Steuerbus, von CPU, mit Brücke RB01 | |
| 23 | CPU | Steuerbus, von CPU, mit Brücke RB02 | |
| 24 | CPU | Steuerbus, von CPU | |
| 25 | c | CPU | Takt, zur CPU |
| 26 | CPU | Steuerbus, zur CPU, mit Pullup 910 | |
| 27 | CPU | (zum Taktteiler) | |
| 28 | CPU | Steuerbus, zur CPU, mit Pullup 910 | |
| 29 | CPU | Steuerbus, zur CPU, mit Pullup 910 | |
| 30 | CPU | Steuerbus, zur CPU, mit Pullup 910 | |
| 31 | d0 | CPU | Datenbus, mit Pullup 4k7 |
| 32 | d1 | CPU | Datenbus, mit Pullup 4k7 |
| 33 | d2 | CPU | Datenbus, mit Pullup 4k7 |
| 34 | d3 | CPU | Datenbus, mit Pullup 4k7 |
| 35 | d4 | CPU | Datenbus, mit Pullup 4k7 |
| 36 | d5 | CPU | Datenbus, mit Pullup 4k7 |
| 37 | d6 | CPU | Datenbus, mit Pullup 4k7 |
| 38 | d7 | CPU | Datenbus, mit Pullup 4k7 |
| 60 | CPU | Adressbus, invertiert | |
| 61 | CPU | Adressbus, invertiert | |
| 62 | CPU | Adressbus, invertiert | |
| 63 | CPU | Adressbus, invertiert | |
| 64 | CPU | Adressbus, invertiert | |
| 65 | CPU | Adressbus, invertiert | |
| 66 | CPU | Adressbus, invertiert | |
| 67 | CPU | Adressbus, invertiert | |
| 68 | CPU | Adressbus, invertiert | |
| 69 | CPU | Adressbus, invertiert | |
| 70 | CPU | Adressbus, invertiert | |
| 71 | CPU | Adressbus, invertiert | |
| 72 | CPU | Adressbus, invertiert, mit RESET-Maskierung | |
| 73 | CPU | Adressbus, invertiert, mit RESET-Maskierung | |
| 74 | CPU | Adressbus, invertiert, mit RESET-Maskierung | |
| 75 | CPU | Adressbus, invertiert, mit RESET-Maskierung | |
| 89 | CPU? | Takt, TTL | |
| 97 | E000 | CPU | RESET-Maskierung der Adressbits a13, a14 und a15 |
| 98 | F000 | CPU | RESET-Maskierung des Adressbits a12 |
| 99 | CPU | Steuerbus, zur CPU, mit Pullup 910 | |
| 600 | A0 | CPU | Adressbus, getrieben |
| 610 | A1 | CPU | Adressbus, getrieben |
| 620 | A2 | CPU | Adressbus, getrieben |
| 630 | A3 | CPU | Adressbus, getrieben |
| 640 | A4 | CPU | Adressbus, getrieben |
| 650 | A5 | CPU | Adressbus, getrieben |
| 660 | A6 | CPU | Adressbus, getrieben |
| 670 | A7 | CPU | Adressbus, getrieben |
| 680 | A8 | CPU | Adressbus, getrieben |
| 690 | A9 | CPU | Adressbus, getrieben |
| 700 | A10 | CPU | Adressbus, getrieben |
| 710 | A11 | CPU | Adressbus, getrieben |
| 720 | A12 | CPU | Adressbus, getrieben, mit RESET-Maskierung |
| 730 | A13 | CPU | Adressbus, getrieben, mit RESET-Maskierung |
| 750 | A15 | CPU | Adressbus, getrieben, mit RESET-Maskierung |
| 102 | h0 | IRM | Pixeltakt 7 MHz |
| 103 | h1 | IRM | Halber Pixeltakt 3,5 MHz |
| 104 | h2 | IRM | Nibble-Takt 1,75 MHz = CPU-Systemtakt? |
| 105 | h3 | IRM | Byte-Takt 875 kHz |
| 106 | h4 | IRM | Zweibyte-Takt 440 kHz |
| 107 | h5 | IRM | Vierbyte-Takt 220 kHz |
| 108 | h6 | IRM | Achtbyte-Takt 110 kHz |
| 109 | h7 | IRM | |
| 88 | h8 | IRM | |
| 112 | h9? | IRM | |
| 119 | hr? | IRM | Horizontalzähler-Reset bei h8&h7&h3&h1&h0 = 395 (Pixel) sollte 64 µs entsprechen
Richtig für genau 7 MHz wären 448 = 7×64. Darstellbreite = 320/7 = 46 µs. FBAS definiert sichtbaren Bereich von 52 µs. |
| 114 | v0 | IRM | Keine Verwendung im Farbbyte, daher ungeeignet für |
| 115 | v1 | IRM | Keine Verwendung im Farbbyte, daher ungeeignet für |
| 116 | v2 | IRM | |
| 117 | v3 | IRM | |
| 118 | v4 | IRM | > 2 ms, ungeeignet für |
| 119 | v5 | IRM | > 2 ms, ungeeignet für |
| 120 | v6 | IRM | > 2 ms, ungeeignet für |
| 121 | v7 | IRM | > 2 ms, ungeeignet für |
| 81 | v8 | IRM | |
| 123 | vr | IRM | asynchroner Vertikalzähler-Reset, kurzzeitig H beim Zählerstand 312 = v8&v5&v4&v3 |